引言
为了满足高性能计算（HPC）和人工智能（AI）的计算需求，人们需要一种可扩展的封装。片上基板（CoWoS）是一种先进的封装技术，具有封装尺寸更大、I/O 连接更多的优势。它允许 2.5D 和 3D 组件堆叠，实现同质和异质集成。以前的系统面临内存限制，而当代数据中心则采用高带宽内存（HBM）来提高内存容量和带宽。CoWoS 技术可在同一集成电路平台上实现逻辑 SoC 和 HBM 的异质集成。
图片来源： 台积电
CoWoS 架构包括 2.5D 水平堆叠和 3D 垂直堆叠配置，彻底改变了芯片封装的传统模式。这种创新方法允许逐层堆叠各种处理器和内存模块，创建相互连接的芯片，形成一个内聚系统。通过利用硅通孔（TSV）和微凸块，与传统的二维封装方法相比，CoWoS 可缩短互连长度、降低功耗并增强信号完整性。
在实际应用中，CoWoS 技术可将 GPU 和人工智能加速器等高级处理单元与高带宽内存（HBM）模块无缝集成。这种集成对于人工智能应用尤为重要，因为在人工智能应用中，大规模计算能力和快速数据访问是最重要的。CoWoS 将处理元件和内存元件就近配置，[敏感词]限度地减少了延迟，提高了吞吐量，从而为内存密集型任务带来前所未有的性能提升。
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扩展性和更高的集成度： 传统上，按照摩尔定律扩展晶体管有助于满足对更高性能的需求。但事实证明，这对于高性能计算（HPC）、人工智能甚至图形处理器（GPU）等现代应用来说是不够的。CoWoS 允许在同一基板上堆叠芯片，从而减少同质或异质逻辑 SoC 之间以及 HBM 之间的互连延迟。
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增强热管理： 硅内插件和有机内插件的使用大大增强了堆叠集成电路的热管理能力。这直接提高了整个系统的可靠性和寿命，同时[敏感词]限度地降低了热节流风险。
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改善电源完整性： 堆叠集成电路内的电源/接地网络使用 RDL，同时使用深沟槽电容器 （DTC），使高速应用和内存密集型应用的电源完整性不受影响。
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缩小尺寸，降低成本：CoWoS 技术有助于将多个逻辑 SoC 和 HBM 安装在相同的集成电路和基板上。这与传统封装技术形成鲜明对比，在传统封装技术中，多个逻辑 SoC 需要安装在一块印刷电路板（PCB）上，并在封装中进行必要的连接。这导致封装尺寸增大，材料成本和制造费用增加。CoWoS 封装整体更小，成本效益更高。
人工智能、云计算、大数据分析和移动计算等技术的蓬勃发展导致对计算能力的需求日益增长。
现代社会对计算能力的高需求促进了人工智能芯片的发展，推动了对 CoWoS 等先进封装解决方案的需求。
TrendForce 的数据显示，人工智能服务器出货量大幅增长，2023 年达到近 120 万台，预计 2022 年至 2026 年的复合年增长率为 22%。
对人工智能芯片的需求，尤其是对采用更高规格 HBM 的 GPU 的需求，导致台积电 CoWoS 封装的产能紧张，英伟达是其主要客户。
由于供应短缺，台积电的 CoWoS 封装能力一直是人工智能芯片产出的瓶颈，尤其是在中间件领域。
台积电计划将 CoWoS 产能提高一倍，并投资先进的封装厂，以期在 2024 年底前缓解供需失衡问题。
包括联电、日月光科技控股公司和力成科技在内的其他台湾公司正在进入 CoWoS 高级封装市场，扩大产能并提供替代解决方案。
CoWoS-S：该技术使用单片硅内插件和硅通孔（TSV），以促进芯片和基板之间高速电信号的直接传输。不过，单片硅内插层存在良率问题。
图 1：CoWoS-S 封装
CoWoS-R：这项技术用有机插层取代了 CoWoS-S 的硅插层。有机插层具有细间距 RDL，可在 HBM 和芯片甚至芯片和基板之间提供高速连接。与 CoWoS-S 相比，CoWoS-R 具有更高的可靠性和成品率，因为有机中间膜本身具有柔性，可作为应力缓冲器，减轻因基板和中间膜之间的热膨胀系数不匹配而产生的可靠性问题。
图 2：CoWoS-R 封装
CoWoS-L 封装：这种封装使用本地硅互连（LSI）和 RDL 内插件，共同构成重组内插件（RI）。除了 RDL 内插件外，它还保留了 CoWoS-S 的诱人特点，即硅通孔 （TSV）。这也缓解了 CoWoS-S 中由于使用大型硅内插件而产生的良品率问题。在某些实施方案中，它还可以使用绝缘体通孔 （TIV） 代替 TSV，以[敏感词]限度地降低[敏感词]损耗。
图 3：CoWoS-L 封装
本节将讨论 CoWoS-L 封装的组成和制造步骤：
1.CoWoS-L 是一种芯片末端组装，因为首先要制造中间膜，然后在上面堆叠晶圆芯片。中间膜是 CoWoS 技术的关键原材料之一，因为多个晶圆芯片（如 SoC、HBM 等）都安装在中间膜上，中间膜实现了芯片之间的有效连接和通信。中间膜制作完成后，下一步就是在晶圆裸片上制作直通绝缘通孔（TIV）。
2.然后在晶圆上安装已知良好芯片（KGD）。晶粒和 TIV 之间的间隙用模塑化合物填充，然后使用 CMP 工艺获得平面。
3.下一步是制作两个 RDL 层
除此之外，CoWoS-L 技术还使用了深沟电容器 （DTC），可提供高电容密度，从而提高系统的电气性能。这些电容器可充当电荷库，满足运行高速计算应用时的瞬时电流需求。
CoWoS 是一种 2.5D/3D 集成技术，与其前代产品相比，制造复杂度较高。制造复杂性直接导致采用这种封装技术的芯片成本增加。这被认为是近来高性能计算和人工智能芯片成本增加的一个重要原因。CoWoS 的测试成本也增加了总成本。
5D 和 3D 集成电路需要像其他集成电路一样进行测试，以确保它们不存在任何制造缺陷。然而，测试 2.5D 或 3D 集成电路的难度要大得多，因为在将每个晶圆裸片安装到插接器上之前，都需要对其进行单独测试，安装后还需要再次测试。除此之外，还需要对硅通孔（TSV）进行测试。最后，大型硅内插件特别容易出现制造缺陷，并可能导致成品率下降。
CoWoS 封装存在热问题，这是因为中间膜与基底之间的热膨胀系数 （CTE） 不同。使用有机中间膜可在一定程度上限制热问题。使用底层填充材料可以缓冲硅芯片和基底之间的热失配，从而大大延长焊点的使用寿命。
同样，在正面，再分布层（RDL）的完整性，尤其是两个硅芯片下面的再分布层，很容易受到应力的影响。使用 μ-bump 底部填充材料可在硅芯片和 RDL 之间起到应力缓冲作用。
CoWoS 封装面临信号和电源完整性方面的电气挑战。
（1）信号完整性：
逻辑晶片-芯片-基板互连： 随着数据速率的提高，TSV 的寄生电容和电感会导致互连信号传输性能下降。为解决这一问题，我们努力优化 TSV，以尽量减少电容和电感。
逻辑晶圆-晶圆到 HBM：SoC 和 HBM 之间互联的眼性能瓶颈在于互联的寄生电阻和电容。
CoWoS 封装通常用于具有较高数据切换率和较低工作电压的高性能应用。因此，这些封装容易受到电源完整性挑战的影响。
与系统级芯片 （SiP） 等老式封装技术相比，CoWoS 技术可在封装中支持更多晶体管。所有需要大量并行计算、处理大矢量数据和需要高内存带宽的应用都最适合使用这种技术。
图 4：随着 CoWoS 的发展晶体管数量增加
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高性能计算 （HPC）。
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人工智能 （AI） 和机器学习 （ML）。
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网络和数据中心
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图形处理器 （GPU） 和游戏。
许多公司都因 CoWoS 软件包的成功而蓬勃发展。例如：
1.英伟达公司（NVIDIA）的人工智能芯片依赖于 CoWoS 软件包。
2.AMD 也在探索将 CoWoS 封装用于其人工智能芯片。
3.联发科与台积电合作，将 CoWoS 用于其网络 ASIC。
4.博通公司（Broadcom）将 CoWoS-L 用于其满足深度学习和网络应用的 ASIC。
5.Global Unichip Corp. （GUC） 也与台积电合作，将 CoWoS 用于其人工智能、高性能计算和网络应用芯片。
CoWoS 技术提供了更高的集成度，使集成电路能够扩展以满足不断增长的计算能力需求。该技术正在不断发展，以确保更高的良率、稳健的电源和热完整性，并进一步增加插层面积，使更多晶圆能够共享同一基板。未来几年，CoWoS 将继续推动半导体行业的发展。
[1]https://anysilicon.com/cowos-package/
[2]“Test Challenges in Designing Complex 3D Chips: What in on the Horizon for EDA Industry”, by Sandeep K. Goyal.
[3]“Wafer Level System Integration of the Fifth Generation CoWoS®-S with High Performance Si Interposer at 2500 mm2”, by Huang et al.
[4]“CoWoS Architecture Evolution for Next Generation HPC on 2.5D System in Package”, by Hu et al.
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