随着摩尔定律推进并达到物理极限，基于新原理、新材料和新结构的半导体器件引发集成电路工艺变革，后摩尔时代已然到来。后摩尔时代，芯片技术发展的基本点：一是发展不依赖于特征尺寸不断微缩的特色工艺，以此扩展集成电路芯片功能。二是将不同功能的芯片和元器件组装在一起封装，实现异构集成。三是通过新途径来满足人工智能算法和算力提升。我们归纳出三个提升芯片性能的途径，给工程师选型参考：存算一体，减少处理器外部数据交换；Chiplet,多晶圆集成，减少对高制程的要求，提高成品率；封装技术，通过把多个不同功能的wafer封装在一起，实现一个大的芯片功能，成本低。新途径、新技术的开辟，这对于我国半导体行业的发展也是新的机遇和挑战。

三个提升芯片性能的途径

进入人工智能时代，算力和运算数据量每年都在指数级增加，然而摩尔定律已经接近于到极限，每代芯片只有10-20%的性能提升。再加上冯诺依曼架构的算力已经被内存墙所限制，只有解决内存墙问题才能进一步提高算力。在各种解决方案中，存内计算是最直接也是[敏感词]效的。

存算一体，或存内计算，是指将传统冯诺依曼架构中以计算为中心的设计，转变为以数据存储为中心的设计，也就是利用存储器对数据进行运算，从而避免数据搬运产生的“存储墙”和“功耗墙”，极大提高数据的并行度和能量效率，降低了成本。

存算一体的计算方式分为数字计算和多比特模拟计算。数字存算一体主要以SRAM和RRAM作为存储器件，采用先进逻辑工艺，具有高性能高精度的优势，且具备很好的抗噪声能力和可靠性。而模拟存算一体通常使用FLASH、RRAM、PRAM等非易失性介质作为存储器件，存储密度大，并行度高，但是对环境噪声和温度非常敏感。数字存算一体适合大算力高能效的商用场景，而模拟存算一体适合小算力、不需要可靠性的民用场景。

在智能时代里，从可穿戴到自动驾驶，功耗约束下场景里的计算效率都是永恒的主题，存内计算是解放算力、提升能效比最强有力的[敏感词]之一。

所谓Chiplet，就是小芯片/芯粒，它是一种把不同制程Wafer组合到一个底板wafer的工艺，从而在不改变制程的前提下提升算力，并保证芯片制造良品率的一种手段。Chiplet被行业普遍认为是未来5年算力的主要提升技术。

Chiplet技术的优势：

①  降低成本

其一，chiplet通常使用先进的封装工艺将多个chiplet集成到一个大的单芯片中。由于chiplet占据的面积相对较小，其成本和成品率也会相应提高，因此这种方式可以有效降低总体成本；其二，Chiplet允许使用不同的制造节点创建异构的芯片，SoC中不同功能的模块可使用不同的wafer技术，高性能的可能需要5nm，其他性能可能只需要40或者28nm就可以做到性能[敏感词]化。

②  突破了SoC设计极限

Chiplet突破了光罩面积的规模极限，通过异质集成的方式突破了功能极限，使其不再受多工艺的约束，通过算力可扩展的方式提升了芯片的性能，并通过敏捷开发的方式大大缩短了工期极限。

Chiplet技术由于可以在芯片涉及的良率、成本等多个维度提供可定制性和可优化性，其延伸的领域将越来越广泛。

封装是半导体供应链中的关键环节。SiP是多Wafer叠层封装，这样的先进封装已经成为中国半导体行业的技术重点。SiP被业界认为是延续摩尔定律的必然选择路径。Chiplet也依赖于SiP和2.5D/3D这样的先进封装技术。SiP被业界认为是延续摩尔定律的必然选择路径。

SiP可以利用异质集成解决不同芯片工艺的兼容问题。此外，SiP还在专利壁垒，开发成本、研发周期方面具有优势。在后端环节，SiP相对于传统的PCBA也具有很多优点，如减小尺寸、增强性能、延长产品生命周期，降低后端应用企业的设计难度以及供应链管理成本，提高产品可靠性等。SiP从终端电子产品角度出发，不再一味关注芯片本身的性能和功耗，而是转向更加务实的满足市场需求。

总结：

后摩尔时代到来，技术迭代的困难和挑战也随之而来，通过算力，wafer组合和多层芯片叠层封装，是中国半导体产业发展带来了新的发展机会。