传统上，IC芯片与外部的电气连接是用金属引线以键合的方式把芯片上的I／O连至封装载体并经封装引脚来实现。随着IC芯片特征尺寸的缩小和集成规模的扩大，I／O的间距不断减小、数量不断增多。当I／O间距缩小到70 um以下时，引线键合技术就不再适用，必须寻求新的技术途径。晶元级封装技术利用薄膜再分布上艺，使I／O可以分布在IC芯片的整个表面上而不再仅仅局限于窄小的IC芯片的周边区域，从而解决了高密度、细间距I／O芯片的电气连接问题。

在众多的新型封装技术中，晶元级封装技术[敏感词]创新性、最受世人瞩目，是封装技术取得革命性突破的标志。晶元级封装技术以晶元为加工对象，在晶元上同时对众多芯片进行封装、老化、测试，最后切割成单个器件。它使封装尺寸减小至IC芯片的尺寸，生产成本大幅度下降。晶元级封装技术的优势使其一出现就受到极大的关注并迅速获得巨大的发展和广泛的应用。在移动电话等便携式产品中，已普遍采用晶元级封装型的EPROM、IPD(集成无源器件)、模拟芯片等器件。采用晶元级封装的器件门类正在不断增多，晶元级封装技术是一项正在迅速发展的新技术。

为了提高晶元级封装的适用性并扩大其应用范围，人们正在研究和开发各种新型技术同时解决产业化过程中出现的问题，开展对晶元级封装技术的现状、应用和发展进行研究。

晶元级封装

WLP的最初萌芽是由用于移动电话的低速I／O(low-I／O)、低速晶体管元器件制造带动起来的，如无源的片上感应器和功率传输ICs等，目前WLP正处于发展阶段，受到蓝牙、GPS(全球定位系统)元器件以及声卡等应用的推动，需求正在逐步增长。当发展到3G手机生产阶段时，预计各种各样的手机内容全新应用将成为WLP的又一个成长动力，其中包括电视调谐器(TV tuners)、调频发射器(FM transmitters)以及堆栈存储器等。随着存储器件制造商开始逐步实施WLP，将引领整个行业的模式化变迁。

目前，晶元级封装技术已广泛用于闪速存储器、EEPROM、高速DRAM、SRAM、LCD驱动器、射频器件、逻辑器件、电源／电池管理器件和模拟器件(稳压器、温度传感器、控制器、运算放大器、功率放大器)等领域。晶元级封装主要采用薄膜再分布技术、凸点形成两大基础技术。前者用于把沿芯片周边分布的焊接区域转换为在芯片表面上按平面阵列形式分布的凸点焊区。后者则用于在凸点焊区上制作凸点，形成焊球阵列。

薄膜再分布WL-CSP

膜再分布WL-CSP是当今使用最普遍的工艺。因为它的成本较低，非常适合大批量、便携式产品板级应用可靠性标准的要求。如同其它的WLP一样，薄膜再分布WL-CSP的晶元仍采用常规晶元工艺制作。在晶元送交WLP供货商之前，要对晶元进行测试，以便对电路进行分类和绘出合格电路的晶元图。晶元在再分布之前，先要对器件的布局进行评估，以确认该晶元是否适合于进行焊球再分布。

一种典型的再分布工艺，最终形成的焊料凸点呈面阵列布局，该工艺中，采用BCB作为再分布的介质层，Cu作为再分布连线金属，采用溅射法淀积凸点底部金属层(UBM)，丝网印刷法淀积焊膏并回流，其中底部金属层工艺对于减少金属间化合反应和提高互连可靠性来说十分关键。 

再分布工艺就是在器件表面重新布置I／O焊盘。图3示出了键合闪速存储器上再分布的情形。从图中可见，闪速存储器芯片四边上的原有焊盘转换成了凸点阵列。在此实例中，器件表面使用了两层介质层，中间夹有的一层再分布金属化层用于改变I／O的分布。在这工序之后，电镀上焊球凸点，于是芯片就变成了WLP产品。

将引线键合焊盘设计再分布成焊球阵列焊盘的缺点是：生产的WLP产品在器件设计、结构或制造成本方面不可能是[敏感词]。但是，一旦证明其技术上可行，那么就可对这种电路重新设计，于是就可以消除外加再分布。这种情况已成共识。为此，特别定义了一种双相判定程序。下一代的变化可能是在芯片最后金属层内集成再分布层，或者是一种用以改进性能的最短信号线的新设计。

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重新设计可能需要补充新的软件工具。由于重新设计可消除外加的再分布工序和相关工艺，因此，重新设计的信号、电源和接地线的结构非常低廉。聚合物用于硅片平坦化，对芯片提供必要的保护，以及用作标准的表面涂敖。对于薄膜再分布WLP来说，单层聚合物WLP方法不失为一种成本--效益更佳的设计。

晶元级微凸点的制作

引线键合自50年前诞生以来，一直被认为是一种通用的、可靠的互连技术。但是，随着移动通信、因特网电子商务无线接入系统及蓝牙系统与伞球定位系统(GPS)技术的高速发展，手机已成为高密度存储器最强、最快的增长动力，它正在取代PC成为高密度存储器的技术驱动，对更低成本、更小外形、更高速的器件性能、更长的电池寿命、更好的散热、"绿色"工艺和更高的器件可靠性的需求，使得设计人员把目光投向倒装芯片凸点互连技术，以取代传统的引线键合技术。

铅锡凸点技术发展的关键技术推动力来自持续的器件尺寸紧缩。在130nm技术标准下，约有30%的逻辑芯片需要凸点技术。但是在90 nm技术标准下，这一数据跃升到60%，当发展到了65 nm器件量产制造时，金凸点技术的需求则攀升至80%以上。

WLP以BGA技术为基础，是一种经过改进和提高的CSP。有人又将WLP称为晶元级芯片尺寸封装(WLP-CSP)它不仅充分体现了BGA、CSP的技术优势，而且是封装技术取得革命性突破的标志。晶元级封装技术采用批量生产工艺制造技术，可以将封装尺寸减小至IC芯片的尺寸，生产成本大幅度下降，并且把封装与芯片的制造融为一体，将彻底改变芯片制造业与芯片封装业分离的局面。正因为晶元级封装技术有如此重要的意义，所以，它一出现就受到极大的关注并迅速获得巨大的发展和广泛的应用。

凸点下金属化层(UBM)

在倒装芯片互连方式中，UBM层是IC上金属焊盘和金凸点或焊料凸点之间的关键界面层。该层是倒装芯片封装技术的关键因素之一，并为芯片的电路和焊料凸点两方面提供高可靠性的电学和机械连接。凸点和I／O焊盘之间的UBM层需要与金属焊盘和晶圆钝化层具有足够好的粘结性；在后续工艺步骤中保护金属焊盘；在金属焊盘和凸点之间保持低接触电阻；可以作为金属焊盘和凸点之间有效的扩散阻挡层；并且可以作为焊料凸点或者金凸点沉积的种子层。

UBM层通常是在整个晶圆表面沉积多层金属来实现。用于沉积UBM层的技术包括蒸发、化学镀和溅射沉积。在高级封装中，无论从成本还是技术角度考虑，晶圆凸点制作都非常关键。在晶圆凸点制作中,金属沉积占到全部成本的50%以上。晶圆凸点制作中最为常风的金属沉积步骤是凸点下金属化层(UBM)的沉积和凸点本身的沉积,一般通过电镀工艺实现。

电镀技术可以实现很窄的凸点节距并维持高产率。并且该项技术应用范围也很广，可以制作不同尺寸、节距和几何形状的凸点，电镀技术已经越来越广泛地在晶圆凸点制作中被采用，成为[敏感词]实用价值的方案。

首先在晶圆上完成UBM层的制作。然后沉积厚胶并曝光，为电镀焊料形成模板。电镀之后，将光刻胶去除并刻蚀掉暴露出来的UBM层。最后一部工艺是再流，形成焊料球。电镀制作微凸点的详细工艺步骤为：

▲在晶元上蒸发／溅射籽晶导电层(seed conductive layer)的金属层；
▲在晶元上旋转涂覆一层光刻胶；
▲光刻电极窗口阵列图形；
▲通过光刻胶上小孔电镀金属微嵌入体；
▲去除光刻胶；
▲刻蚀已暴露的籽晶导电层。
▲在金属嵌入体上涂覆厚层光刻胶；
▲套刻出Au凸点；
▲刻蚀掉部分厚胶，使金属嵌入体的突出部分得以显现；
▲电镀Au凸点；
▲在嵌入体顶部淀积一层很薄的Au或Cu层。

共面性是指晶元内所有凸点高度的一致性，它在倒装芯片键合工艺中有着严格的要求。在倒装芯片键合中，凸点的高度变化会导致力的不均匀分布、芯片碎裂和电学开路。对于凸点共面性的典型要求是在整个芯片的凸点的高度差不能大于5μm。

厚膜光刻

晶圆级工艺技术，如微小间距晶圆凸点、引线焊盘重分布和集成无源元件等为很多应用提供了方便的解决方案。目前，许多IC和MEMS的器件已经应用了这些技术。利用这些技术，可以在晶圆级实现器件封装和测试，再进行其后的切割工序。通常高级封装技术涉及5～100 μm的厚膜工艺，如厚胶旋涂、对表面有较大起伏的厚胶均匀曝光以及获得非常陡峭的厚胶侧壁。等倍式全场曝光系统是一种可以满足这种需求的设备解决方案，其产量高、自对准成本低，在厚膜光刻领域成为投影式步进机[敏感词]竞争力的系统。

晶圆级封装工艺包括金属化、光刻、电介质淀积和厚膜光刻胶旋涂、焊料淀积和回流焊接。图形化工艺通常涉及到用几层金属制作用于凸点基础的凸点下金属层(UBM)。凸点和晶圆连接的导电性要很好，钝化层和凸点下金属层需要有很好的附着性。光刻胶图形化的标准工艺流程包括清洗、涂胶、前烘、曝光、后烘、显影和坚膜。每步工艺都需要定义一套参数，这些参数对以后的工序有所影响。光刻胶图形化完成之后，通过电镀或蒸镀方法向空穴里填充焊料或金。下一步就是去除光刻胶，在烤炉内进行回流工艺，将柱状凸点转换成球形凸点。

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厚光刻胶涂层将保留在芯片上作为制造金属焊点微模具的掩模。重分布涂层可以改装成凸点版图，或者作为周边焊盘和面积分布焊盘阵列的连线，这些焊盘阵列由5～100 μm厚的具有不同电学、化学、机械和热属性多晶硅膜制成。隔离再分布区域迹线需要具有高强度、高热稳定性和低绝缘系数的材料。这些材料已经研发成功，其中一类材料称为聚酰亚胺(如杜邦公司研制的PI系列)，另外一种绝缘材料是美国道化学公司(Dow chemicals)的苯丙环丁烯(Cyclotene；BCB)。PI和BCB广泛应用于倒装芯片凸点封装及其他封装工艺。

使用厚膜光刻胶的焊盘、凸点和球下金属层结构的微特征模具可以满足WLP中的不同需要。尽管普遍应用的金属化材料是锡铅、金和铜，但是也可应用其他几种材料来实现。用于标准化应用的材料要求具有高分辨率图形转换和易于剥离的属性。很多实际应用需要光刻胶厚度超过100μm。为了能获得这样的厚度，制造商研制出合适的涂层材料。

为了满足这些需要，制造商们研制出相应的材料和工艺设备。很多材料可以在标准的半导体工艺设备上实现"薄"光刻胶涂层(即2-10 μm)。AZP4330(安智电子材料集团)和Shipley's 955(Rohm&Haas公司／Shipley公司)光刻胶用于实现5～100μm光刻胶膜层厚度。利用多层涂层工艺可以实现25 μm膜厚的光刻胶涂层，但这将会增加生产时间和成本。AZ P4620和SPR 220单层可以实现25 μm厚度。对于更厚的涂层，材料和厚度的选择范围变得更小。当用单层淀积得到所需的光刻胶涂层时，在成本上会有很多益处。因此，研制单层50 μm及以上厚度的光刻胶材料是非常必要的。例如JSR THB-611P和安智电子材料集团的AZPLP100XT等材料可以实现单层60 μm及以上厚度的光刻胶涂层。最近的研究工作主要是利用AZ9260实现单层65 μm厚度的光刻胶涂层和利用AZ50XT实现单层100 μm厚度的光刻胶。

厚膜工艺对于系统有一些特殊的要求。对准系统须能在整个胶厚范围和晶圆表面起伏的特定高度均匀的识别作为对准标记的几何图案。由于曝光源利用平行光曝光而不依赖焦点，因此可以利用接近式光刻机结合阴影曝光原理来实现。光刻过程对于接近式掩模对准曝光机的要求包括：高强度、高均匀性、紫外光的波长与光刻胶的敏感波长相吻合、亚微米级的对准精度和在曝光过程中掩模和晶圆之间保持准确可控且一致的间隙。

EVG公司的NanoAlign技术以[敏感词]的对准精度和分辨率以及[敏感词]的使用成本为设计理念来凸现全场曝光技术的优势。目前，其公司的所有曝光机已经应用了此项技术。其目标包括了主动异常控制和亚100 nm动态对准分辨率。其设备包括从标准型号改进而来的专门涂胶设备与接触／接近式曝光机。[敏感词]型的200 mm EVG6200 Infinity和300 mm EVG IQ Aligner曝光机拥有良好的灵活性与友好的客户界面，可以充分满足需要厚胶工艺的φ200 mm与φ300 mm晶圆的工业生产。

晶元减薄

芯片减薄技术，在叠层式芯片封装技术方面是至关重要的，因为它降低了封装贴装高度，并能够使芯片叠加而不增加叠层式芯片系统方面的总高度。智能卡和RFID是体现薄型晶元各项要求的重要部分最薄的单芯片应用形式。较薄的芯片可增加热循环可靠性，且支持薄形产品。但芯片薄到什么程度取决于晶元直径和WLP工艺，其原因是：薄的晶元表面容易产出损伤，引起微裂纹，以及在其后的操作中造成晶元破裂。由于晶元背面研磨是晶元加工工艺的最终步骤，而晶元要减薄到什么程度却受WLP工艺限制。因此，把晶元级封装看作是晶元工艺的延伸，在设计晶元工艺时应考虑到封装工艺步骤的适用范围。

硅与安装基板热膨胀系数匹配不良是封装焊料球在热循环试验及现场使用中产生疲劳失效的重要原因。另外，这种失效也与每个元件自身的强度如何密切相关。芯片越薄，柔性也越好，焊料球抗疲劳的性能必将得到提高。因此，将晶元减薄并由此减小芯片厚度，也是改进焊料凸点可靠性的重要措施之一。在晶元级封装加工之前减薄晶元，容易使晶元变形甚至破碎，这是不可取的。在晶元级封装加工完成之后进行晶元减薄是一种较好的办法，但实施起来比较困难。供晶元级封装制造用的晶元和减薄技术及设备正在开发之中。

晶元级封装的优势

晶元级封装以BGA技术为基础，是一种经过改进和提高的CSP，充分体现了BGA、CSP的技术优势。它具有许多独特的优点：

①封装加工效率高，它以晶元形式的批量生产工艺进行制造；

②具有倒装芯片封装的优点，即轻、薄、短、小；

③晶元级封装生产设施费用低，可充分利用晶元的制造设备，无须投资另建封装生产线；

④晶元级封装的芯片设计和封装设计可以统一考虑、同时进行，这将提高设计效率，减少设计费用；

⑤晶元级封装从芯片制造、封装到产品发往用户的整个过程中，中间环节大大减少，周期缩短很多，这必将导致成本的降低；

⑥晶元级封装的成本与每个晶元上的芯片数量密切相关，晶元上的芯片数越多，晶元级封装的成本也越低。晶元级封装是尺寸最小的低成本封装。晶元级封装技术是真正意义上的批量生产芯片封装技术。

WLP的优势在于它是一种适用于更小型集成电路的芯片级封装(CSP)技术，由于在晶元级采用并行封装和电子测试技术，在提高产量的同时显著减少芯片面积。由于在晶元级采用并行操作进行芯片连接，因此可以大大降低每个I／O的成本。此外，采用简化的晶元级测试程序将会进一步降低成本。利用晶元级封装可以在晶元级实现芯片的封装与测试。

晶元级封装技术的发展趋势

晶元级封装技术要努力降低成本，不断提高可靠性水平，扩大在大型IC方面的应用。在焊球技术方面，将开发无Pb焊球技术和高Pb焊球技术。随着IC晶元尺寸的不断扩大和工艺技术的进步，IC厂商将研究与开发新一代晶元级封装技术，这一代技术既能满足φ300 mm晶元的需要，又能适应近期出现的铜布线技术和低介电常数层间介质技术的要求。此外，还要求提高晶元级封装处理电流的能力和承受温度的能力。WLBI(晶元级测试和老化)技术也是需要研究的重要课题。WLBI技术是要在IC晶元上直接进行电气测试和老化，这对晶元级封装简化工艺流程和降低生产成本都具有重要的意义。

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结束语

晶元级封装技术是低成本的批量生产芯片封装技术。晶元级封装与芯片的尺寸相同，是最小的微型表面贴装器件。由于晶元级封装的一系列优点，晶元级封装技术在现代电子装置小型化、低成本化需求的推动下，正在蓬勃向前发展。当前，晶元级封装技术通常适用于I／O数低的小尺寸芯片。业界还需要开发新的技术，降低生产成本，发展大尺寸芯片的晶元级封装和精细节距焊球阵列晶元级封装。

现代电子装置选择封装类型时，既要满足设计要求又要成本[敏感词]。现有水平的晶元级封装还只是一种可供选择的封装类型。要使晶元级封装技术成为未来量大面广的产品主流制造技术，还有许多工作要做。把半导体芯片和WLP封装结合起来设计，对WLP器件的布局无疑会带来好处，并可改善器件性能。在WLP中，由于晶元上的所有器件的封装步骤都是同时进行的，成批加工可降低封装成本。（本文摘自《电子工业专用设备》 ）

 附：Fan-in和Fan-out的区别 

从技术特点上看，晶圆级封装主要分为Fan-in和Fan-out两种。传统的WLP封装多采用Fan-in型态，应用于低接脚（Pin）数的IC。但伴随IC讯号输出接脚数目增加，对锡球间距（Ball Pitch）的要求趋于严格，加上印刷电路板（PCB）构装对于IC封装后尺寸以及讯号输出接脚位置的调整需求，因此变化衍生出扩散型（Fan-out）与Fan-in加Fan-out等各式新型WLP封装型态，其制程甚至跳脱传统WLP封装概念。

根据Amkor中国区总裁周晓阳介绍：采用Fan-in封装的芯片尺寸和产品尺寸在二维平面上是一样大的，芯片有足够的面积把所有的I/O接口都放进去。而当芯片的尺寸不足以放下所有I/O接口的时候，就需要Fan-out，当然一般的Fan-out 在面积扩展的同时也加了有源和/或无源器件以形成SIP。

首先谈一下扇入型。

根据麦姆斯咨询的一份报告显示。扇入型封装技术已经成功获得应用，并稳定增长了十余年。由于其固有的、无可比拟的最小封装尺寸和低成本相结合的优势，至今仍极具吸引力。凭借这些优势，它逐渐渗透进入受尺寸驱动的手持设备和平板电脑市场，并在这些设备领域仍保持旺盛的生命力。据估计，目前有超过90%的扇入型封装技术应用在手机领域。谈及扇入型封装技术应用，如今高端智能手机内所有的封装器件中，超过30%采用了扇入型封装。因此，扇入型封装技术在手机领域还处于商业黄金期。

尽管扇入型封装技术的增长步伐到目前为止还很稳定，但是全球半导体市场的转变，以及未来应用不确定性因素的增长，将不可避免的影响扇入型封装技术的未来前景。随着智能手机出货量增长从2013年的35%下降至2016年的8%，预计到2020年这一数字将进一步下降至6%，智能手机市场引领的扇入型封装技术应用正日趋饱和。尽管预期的高增长并不乐观，但是智能手机仍是半导体产业发展的主要驱动力，预计2020年智能手机的出货量将达20亿部。

目前主要的扇入型封装器件为WiFi/BT（无线局域网、蓝牙）集成组件、收发器、PMIC（电源管理集成电路）和DC/DC转换器（约占总量的50%），以及包括MEMS和图像传感器在内的各种数字、模拟、混合信号器件。扇入型封装技术未来可能面临的[敏感词]挑战，或将是系统级封装的器件功能集成。下图为系统级封装增长对扇入型封装出货量的影响，其整体复合年增长率从9%下降到了6%。本报告详细分析了系统级封装的增长及其对扇入型封装的影响。

而扇入型的市场，从2015年的统计显示，看出外包半导体封测占据了主要的市场份额，其中包括一家IDM厂商（TI，德州仪器）和一家代工厂（TSMC，台积电）。STATS ChipPAC（新科金朋）被JCET（长电科技）收购后展现出强劲的跨跃发展。而在设计端，Qualcomm（高通）和Broadcom（博通）推动了整个扇入型封装50%的市场。

关于封装技术，过去几年市场大多关注扇出型晶圆级封装技术的发展。但是，扇入型封装走出了一条自己的发展道路和路径图，除了进一步扩展，它仍能带来其它类型的创新技术，如六面模具保护等。本报告提供了两种扇入型封装技术发展路径图的详细分析：一种为大规模批量生产（HVM）路径图，另一种为生产就绪路径图。路径图包括I/O计数器、L/S、凸点间距、封装厚度、尺寸等等。此外，本报告还从利用IC技术节点和进一步前端扩展扇入型IC器件方面分析了扇入型封装技术。尽管扇入型封装技术的HVM生产路径的扩展速度慢于扇出型封装技术，但扇入型封装技术有能力达到大多数扇出型封装的扩展条件，具备随时可提供的生产就绪发展路径。

其次谈一下扇出型。

扇出型封装采取拉线出来的方式，成本相对便宜；fan out WLP可以让多种不同裸晶，做成像WLP制程一般埋进去，等于减一层封装，假设放置多颗裸晶，等于省了多层封装，有助于降低客户成本。此时[敏感词]会影响IC成本的因素则为裸晶大小。

2013年起，全球各主要封测厂积极扩充FOWLP产能，主要是为了满足中低价智慧型手机市场，对于成本的严苛要求。FOWLP由于不须使用载板材料，因此可节省近30%封装成本，且封装厚度也更加轻薄，有助于提升晶片商产品竞争力。

麦姆斯咨询的报告显示，2016年是扇出型封装市场的转折点，苹果和台积电的加入改变了该技术的应用状况，可能将使市场开始逐渐接受扇出型封装技术。扇出型封装市场将分化发展成两种类型：

- 扇出型封装“核心”市场，包括基带、电源管理及射频收发器等单芯片应用。该市场是扇出型晶圆级封装解决方案的主要应用领域，并将保持稳定的增长趋势。

- 扇出型封装“高密度”市场，始于苹果公司APE，包括处理器、存储器等输入输出数据量更大的应用。该市场具有较大的不确定性，需要新的集成解决方案和高性能扇出型封装解决方案。但是，该市场具有很大的市场潜力。

由于扇出型封装技术具有潜力巨大的“高密度”市场和增长稳定的“核心”市场，该领域的供应链预计将在扇出型封装能力方面投入巨资。一些厂商已经能够提供扇出型晶圆级封装，但还有许多厂商仍处于扇出型封装平台的开发阶段，以期能够进入扇出型封装市场，扩大它们的产品组合。

除了台积电之外，STATS ChipPAC（新加坡星科金朋）将利用JCET（江苏长电科技）的支持进一步投入扇出型封装技术的开发（2015年初，江苏长电科技以7.8亿美元收购了新加坡星科金朋）；ASE（日月光集团）则和Deca Technologies建立了深入的合作关系（2016年5月，Deca Technologies获日月光集团6000万美元投资，日月光集团则获得Deca Technologies的M系列扇出型晶圆级封装技术及工艺授权）；Amkor（安靠科技）、 SPIL（矽品科技）及Powertech（力成科技）正瞄准未来的量产而处于扇出型封装技术的开发阶段。三星看上去似乎有些落后，它正在抉择如何参与竞争。

而在市场容量方面，扇出型封装保持56%的复合年增长率，未来将会给封测厂商带来广阔的前景。

但这个新技术在未来还要面临很大的挑战，Amkor中国区总裁周晓阳表示，Fan-out技术在尺寸比较小、比较薄，速度比较快的应用领域，该技术会有很大的需求。目前的Fan-out成本相对较高，需要在技术上进一步优化。该技术除了wafer-based之外，还有不少厂商也在做panel-based。

目前，台积电（TSMC）也是Fan-out技术的主要推动者之一，而Amkor和其他主要封测公司也都有各自不同形式的Fan-out独门技术。相对来讲，目前的Fan-out技术还不是很成熟，其成品率和可靠性还有待于进一步提升。

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